Quote:
以下是引用甩袖汤在2003-3-21 11:52:00的发言:
谢谢A-guy的详解,受益匪浅。限于自己掌握的知识,尚不能理解透彻。是不是可以这样认为:如果用ps来考量jitter时,只能判断时钟脉冲边缘在时间轴上的偏移量,要选定脉冲在上升到的某一幅度(比如1/2VDD)的时刻来测量。但ps不能表明时钟脉冲整体形状的好坏和变化的规律性。实际上,脉冲方波形状是不规则的,除了基本形状不规则变化外,波形边沿还有很多高次谐波造成的干扰毛刺。测量时,选用的测量滤波器的带宽范围越小,反映基本波形就越理想,测出来的ps也就越小。A-guy说的同是1ps的晶振,表现出来特性的千差万别是不是就是指它们输出脉冲波形的形状和形状稳定程度的不同。因此,好的产品除了表示jitter参数以外,还要表示相位噪声指标。那么,Single sideband phase noise是如何测的呢?
1。通过在示波器上观看时钟信号形状来评估抖动甚至相噪的大小并不科学,不严谨。要准确测量抖动大概要10GHz带宽的 DSO(数字存储示波器),1GHz以下的示波器没有测量抖动的可能性,莫非阁下有这等好货...... 时钟信号的样子即使看起来很丑,甚至有点接近正弦波并不代表其抖动会大,其中没有必然联系。 类似的,相同或相近性能的时钟源在示波器上看起来样子也可能相差很多。
我并不是教授,我还没有责任也没有能力把复杂的测量在三言两语中深入浅出,非常抱歉......
2。请教螺旋兄如何得出 100ps RMS jitter相当于D/A后20KHz信号上0.0012%的 THD+N 还要不加权? 按照我的理解,抖动对DAC的影响与DAC的结构有关,如何能得出以上定量的结果?
BTW, 我正在开发一个 DPLL+FIFO 的电路,用于 jitter reduce设计目标是 15-18ps RMS 测量带宽为 10Hz-100KHz。具体一点的概念就是:如果 CS8414 的 jitter是 200ps RMS,则这个电路的抖动 <1ps RMS。